Semiconductor device and method for manufacturing the same

• Main Authors: JEONG SOOJIN, YOO HYUMIN, KIM YOUNGGWON, KANG MYUNG GIL, PARK BEOMJIN, KIM DONGWON
• Format: Patent
• Language: English; Korean
• Published: 17.07.2024
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는, 제1 활성 영역 및 제2 활성 영역을 포함하는 기판; 상기 제1 활성 영역 상의 제1 활성 패턴, 상기 제1 활성 패턴은 한 쌍의 제1 소스/드레인 패턴들 및 이들 사이의 제1 채널 패턴을 포함하고; 상기 제2 활성 영역 상의 제2 활성 패턴, 상기 제2 활성 패턴은 한 쌍의 제2 소스/드레인 패턴들 및 이들 사이의 제2 채널 패턴을 포함하며; 상기 제1 활성 패턴과 상기 제2 활성 패턴 사이의 트렌치를 채우는 소자 분리막; 상기 제1 채널 패턴 및 상기 제2 채널 패턴 상의 게이트 전극, 상기 게이트 전극은 상기 제1 채널 패턴 상의 제1 게이트 전극 및 상기 제2 채널 패턴 상의 제2 게이트 전극을 포함하고; 상기 제1 및 제2 게이트 전극들 사이에 개재되어 이들을 서로 분리하는 게이트 커팅 패턴을 포함하되, 상기 소자 분리막은 오목한 상면을 포함하고, 상기 게이트 커팅 패턴과 상기 소자 분리막의 상기 오목한 상면 사이에 절연 패턴을 포함한다. A semiconductor device includes a substrate including first and second active regions (NR, PR), a first active pattern (AP1) on the first active region, a second active pattern (AP2) on the second active region, a device isolation layer (ST) filling a trench (TR) between the first active pattern and the second active pattern, the device isolation layer having a concave top surface, a first gate electrode (GE) in the first active region, a second gate electrode (GE) in the second active region, a gate cutting pattern (CT) disposed between the first gate electrode and the second gate electrode and separating the first gate electrode and the second gate electrode, and an insulating pattern (IP) between the gate cutting pattern and the concave top surface of the device isolation layer.