Neural processor

• Main Authors: JE SANG EUN, SHIN WON GYU, YOON JU YEONG
• Format: Patent
• Language: English; Korean
• Published: 24.06.2024
• Subjects: CALCULATING; COMPUTER SYSTEMS BASED ON SPECIFIC COMPUTATIONAL MODELS; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

본 발명은 뉴럴 프로세서에 대해 개시한다. 몇몇 실시예에 따른 뉴럴 프로세서는 컨트롤러블 포트를 각각 포함하는 제1 뉴럴 코어 및 제2 뉴럴 코어를 포함하는 코어 어레이, 상기 코어 어레이로 데이터를 출력하고, 상기 코어 어레이로부터 데이터를 입력받는 메모리 및 상기 코어 어레이의 데이터 경로를 구성하는 태스크 매니저를 포함하고, 상기 코어 어레이는, 제1 방향으로 데이터를 전송하는 제1 데이터 라인, 상기 제1 방향과 반대 방향인 제2 방향으로 데이터를 전송하는 제2 데이터 라인, 상기 제1 데이터 라인 및 상기 제1 뉴럴 코어와 연결되는 제1 접속 라인, 상기 제2 데이터 라인 및 상기 제1 뉴럴 코어와 연결되는 제2 접속 라인, 상기 제1 데이터 라인 및 상기 제2 뉴럴 코어와 연결되는 제3 접속 라인 및 상기 제2 데이터 라인 및 상기 제2 뉴럴 코어와 연결되는 제4 접속 라인을 포함하고, 상기 제1 뉴럴 코어 및 상기 제2 뉴럴 코어는 상기 제1 데이터 라인 및 상기 제2 데이터 라인을 통해 직렬로 연결된다. A processing device comprises a first set of processors comprising a first processor and a second processor, each of which comprises at least one controllable port, a first memory operably coupled to the first set of processors, at least one forward data line configured for one-way transmission of data in a forward direction between the first set of processors, and at least one backward data line configured for one-way transmission of data in a backward direction between the first set of processors. wherein the first set of processors are operably coupled in series via the at least one forward data line and the at least one backward data line.