SEMICONDUCTOR PACKAGES

• Main Authors: PARK SANG CHEON, LEE SOOHWAN, LEE CHUNGSUN, JEE YOUNG KUN
• Format: Patent
• Language: English; Korean
• Published: 20.06.2024
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

일 실시예에 따른 반도체칩 적층 구조체는, 수직으로 적층되는 복수의 제1 반도체칩 다이들; 및 상기 복수의 제1 반도체칩 다이들 사이에 배치되는 하나 이상의 제2 반도체칩 다이를 포함하고, 상기 하나 이상의 제2 반도체칩 다이 중 각각의 제2 반도체칩 다이의 수직 두께는 상기 복수의 제1 반도체칩 다이들 중 각각의 제1 반도체칩 다이의 수직 두께보다 클 수 있다. Provided is a semiconductor chip stack structure including a plurality of first semiconductor chip dies stacked in a vertical direction, and one or more second semiconductor chip dies between adjacent first semiconductor chip dies among the plurality of first semiconductor chip dies, wherein a thickness of each second semiconductor chip die of the one or more second semiconductor chip dies is greater than a thickness of each first semiconductor chip die of the plurality of first semiconductor chip dies in the vertical direction.