INTERFACE FILM TO MITIGATE SIZE EFFECT OF MEMORY DEVICE

• Main Authors: KUANG HSUN CHUNG, TRINH HAI DANG, TSAI CHENG YUAN, WEI YI YANG, LEE BI SHEN
• Format: Patent
• Language: English; Korean
• Published: 07.06.2024
• Subjects: ELECTRICITY

일부 실시예들에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 방법은 기판 위에 하부 전극층을 형성하는 단계, 및 하부 전극층 위에 패터닝되지 않은 비정질 개시층을 형성하는 단계를 포함한다. 패터닝되지 않은 비정질 개시층 상에 실질적으로 균일한 비정질 상을 갖도록 중간 강유전성 재료층이 형성된다. 중간 강유전성 재료층을 실질적으로 균일한 사방정계 결정질 상을 갖는 강유전성 재료층으로 변경하기 위해 어닐링 공정이 수행된다. 강유전성 재료층 위에 상부 전극층이 형성된다. 상부 전극층, 강유전성 재료층, 패터닝되지 않은 비정질 개시층 및 하부 전극층에 대해 하나 이상의 패터닝 공정을 수행하여 강유전성 메모리 디바이스를 형성한다. 강유전성 메모리 디바이스 위에 상부 ILD 층이 형성되고, 강유전체 메모리 디바이스와 접촉하도록 상부 상호접속부가 형성된다. In some embodiments, the present disclosure relates to a method of forming an integrated chip. The method includes forming a lower electrode layer over a substrate, and an un-patterned amorphous initiation layer over the lower electrode layer. An intermediate ferroelectric material layer is formed have a substantially uniform amorphous phase on the un-patterned amorphous initiation layer. An anneal process is performed to change the intermediate ferroelectric material layer to a ferroelectric material layer having a substantially uniform orthorhombic crystalline phase. An upper electrode layer is formed over the ferroelectric material layer. One or more patterning processes are performed on the upper electrode layer, the ferroelectric material layer, the un-patterned amorphous initiation layer, and the lower electrode layer to form a ferroelectric memory device. An upper ILD layer is formed over the ferroelectric memory device, and an upper interconnect is formed to contact the ferroelectric memory device.