Semiconductor Memory Device Capable of Reducing Effect of Global IO Line Load and Operating Method thereof

• Main Authors: SEUNG JUN LEE, BOK YEON WON, SANG YUN KIM, JONGHYUK KIM
• Format: Patent
• Language: English; Korean
• Published: 03.04.2024
• Subjects: INFORMATION STORAGE; PHYSICS; STATIC STORES

글로벌 입출력 라인의 부하에 의한 영향을 감소시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법이 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는, 각각 다수의 서브 어레이를 포함하는 제1 분할 영역 내지 제n 분할 영역으로 분할되는 뱅크; 각각, 상기 제1 분할 영역 내지 상기 제n 분할 영역 중 인접하여 위치하는 분할 영역에 공유되고 연결 제어 신호에 응답하여 턴-온되는 제1 연결 제어 트랜지스터 내지 제n-1 연결 제어 트랜지스터; 상기 제1 연결 제어 트랜지스터 내지 제n-1 연결 제어 트랜지스터 중 대응되는 연결 제어 트랜지스터에 의해 서로 연결되는 제1 GIO(Global Input/Output) 분할 라인 내지 제n GIO 분할 라인; 및 상기 제1 GIO 분할 라인 내지 상기 제n GIO 분할 라인 중 연결되는 GIO 분할 라인을 통해 상기 메모리 셀로부터 독출되는 데이터를 수신하여 처리하는 GIO 감지 증폭기;를 포함한다. A semiconductor memory device includes a memory bank arranged into first through nth split regions containing at least one memory cell sub-array within each split region, and first through nth global input/output (GIO) split lines electrically coupled to the first through nth split regions. First through n-lth connection control transistors are provided, which have gate terminals responsive to respective connection control signals. The first connection control transistor is configured to electrically short the first and second GIO split lines together when enabled by a corresponding connection control signal, and the n-1th connection control transistor is configured to electrically short the n-1th and nth GIO split lines together when enabled by a corresponding connection control signal. A GIO sense amplifier is provided, which is electrically coupled to the memory bank. A control circuit is provided, which is configured to reduce I/O signal line power consumption within the memory device during read (and write) operations.