다단자 커패시터의 등가회로 모델 작성 방법, 등가회로 모델 작성 프로그램, 등가회로 모델 작성 프로그램을 기억한 기억 매체, 시뮬레이션 방법 및 시뮬레이션 장치

• Main Authors: HIDAKA SEIJI, FUJITA YUKIHIRO, MORI ATSUTAKA
• Format: Patent
• Language: Korean
• Published: 14.03.2024
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

3단자 이상의 단자를 가지는 다단자 커패시터의 등가회로 모델을 도출한다. 양극과 음극의 외부전극 단자가 지그재그 형상으로 배열된 다단자 커패시터의 등가회로 모델을 작성하는 방법으로서, 다단자 커패시터의 S파라미터를 측정하는 단계와, 측정된 S파라미터의 측정값에 기초하여 다단자 커패시터 전체의 임피던스를 도출하는 단계와, 도출된 전체의 임피던스로부터 2단자의 등가회로 모델을 작성하는 단계와, 작성된 2단자의 등가회로 모델로부터 단위 셀의 등가회로 모델을 도출하는 단계와, 도출된 단위 셀의 등가회로 모델에, 용량성 및 유도성 회로 요소에 의한 기생 성분의 등가회로 모델을 조합하여 3차원 격자 형상의 토폴로지를 작성하는 단계와, 작성된 3차원 격자의 토폴로지의 마디점에 다단자 커패시터의 단자를 설정하는 단계를 포함한다. A method for creating an equivalent circuit model of a multi-terminal capacitor including staggered positive and negative outer electrode terminals includes measuring S parameters of the multi-terminal capacitor, deriving a total impedance of the multi-terminal capacitor based on measured S parameter measurement values, creating a two-terminal equivalent circuit model from the derived total impedance of the multi-terminal capacitor, deriving a unit-cell equivalent circuit model from the created two-terminal equivalent circuit model, creating a three-dimensional grid topology by combining the derived unit-cell equivalent circuit model and an equivalent circuit model of a parasitic component including capacitive and inductive circuit elements, and setting terminals of the multi-terminal capacitor at nodes in the created three-dimensional grid topology.