D-타입 완전 비유사 고속 정적 세트-리세트 플립플롭

• Main Authors: MCMANUS MICHAEL, JADHAV PRADIP
• Format: Patent
• Language: Korean
• Published: 05.02.2024
• Subjects: BASIC ELECTRONIC CIRCUITRY; ELECTRICITY; PULSE TECHNIQUE

회로(100)가 제공된다. 회로는 제1 마스터 스테이지(102), 제2 마스터 스테이지(112), 제1 슬레이브 스테이지(106) 및 제2 슬레이브 스테이지(116)를 포함한다. 제1 마스터 스테이지(102)는 데이터 입력 라인(datain)을 포함한다. 제2 마스터 스테이지(112)는 역 데이터 입력 라인(datain_bar)을 포함한다. 제1 슬레이브 스테이지는 제1 마스터 스테이지의 출력에 결합된다. 제2 슬레이브 스테이지는 제2 마스터 스테이지의 출력에 결합된다. 제1 슬레이브 스테이지는 클록 사이클(clock)의 상승 에지 동안 출력 신호(dataout)를 생성한다. 제2 슬레이브 스테이지는 클록 사이클의 상승 에지 동안 반전 출력 신호(dataout_bar)를 생성한다. 출력 신호 및 반전 출력 신호는 동시에 이용가능하다. A circuit is provided. The circuit includes a first master stage, a second master stage, a first slave stage, a first slave stage, and a second slave stage. The first master stage includes a data input line. The second master stage includes an inverse data input line. The first slave stage is coupled to an output of the first master stage. The second slave stage is coupled to an output of the second master stage. The first slave stage generates an output signal during a rising edge of a clock cycle. The second slave stage generates an inverted output signal during the rising edge of the clock cycle. The output signal and the inverted output signal are available concurrently.