비정질-실리콘 에칭 보호 라이너를 증착하기 위한 프로세스들

• Main Authors: SHEN ZEQING, MALLICK ABHIJIT B, QI BO
• Format: Patent
• Language: Korean
• Published: 11.01.2024
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

본 개시내용의 실시예들은 일반적으로, 전자 디바이스들, 이를테면 메모리 디바이스들을 제작하는 것에 관한 것이다. 하나 이상의 실시예들에서, 디바이스를 형성하기 위한 방법은, 기판 상에 막 스택을 형성하는 단계 - 막 스택은 산화물 층들과 질화물 층들의 복수의 교번 층들을 포함하며 스택 두께를 가짐 -, 및 복수의 구조물들 사이에 복수의 개구들을 형성하기 위해, 막 스택을 제1 깊이까지 에칭하는 단계를 포함한다. 방법은, 구조물들의 측벽들 및 최하부들 상에 비정질-실리콘을 함유하는 에칭 보호 라이너를 증착하는 단계, 개구들의 적어도 최하부들로부터 에칭 보호 라이너를 제거하는 단계, 개구들에서 막 스택을 에칭함으로써 복수의 홀들을 형성하여, 개구들의 각각의 최하부를 홀의 제2 깊이까지 추가로 연장하는 단계, 및 측벽들로부터 에칭 보호 라이너를 제거하는 단계를 포함한다. Embodiments of the present disclosure generally relate to fabricating electronic devices, such as memory devices. In one or more embodiments, a microelectronic device is provided and includes a film stack disposed on a substrate and a patterned hard mask disposed on an upper surface of the film stack. The film stack has a stack thickness and contains a plurality of alternating layers of oxide layers and nitride layers. The microelectronic device also includes a plurality of openings having a depth disposed between a plurality of structures, each structure has a sidewall and each opening has a bottom, the depth is less than the stack thickness, and each opening has an aspect ratio of greater than 50 relative to the depth. The microelectronic device also includes an etch protection liner disposed on the patterned hard mask and the sidewalls.