모듈식 병렬 프로세서를 위한 다이 적층

• Main Author: MANTOR MICHAEL
• Format: Patent
• Language: Korean
• Published: 11.01.2024
• Subjects: BASIC ELECTRIC ELEMENTS; CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; IMAGE DATA PROCESSING OR GENERATION, IN GENERAL; PHYSICS; SEMICONDUCTOR DEVICES

다중 다이 병렬 프로세서 반도체 패키지는 제1 베이스 IC 다이의 상단에 3D 적층된 제1 복수의 가상 계산 다이([212])를 포함하는 제1 베이스 IC 다이([204])를 포함한다. 병렬 처리 파이프라인 로직의 제1 서브세트는 제1 복수의 가상 계산 다이에 위치된다. 추가적으로, 병렬 처리 파이프라인 로직의 제2 서브세트는 제1 베이스 IC 다이에 위치된다. 다중 다이 병렬 프로세서 반도체 패키지는 또한 제2 베이스 IC 다이의 상단에 3D 적층된 제2 복수의 가상 계산 다이를 포함하는 제2 베이스 IC 다이([206])를 포함한다. 능동 브리지 칩([210])은 제1 베이스 IC 다이의 제1 상호연결 구조를 제2 베이스 IC 다이의 제1 상호연결 구조에 통신 가능하게 결합한다. A multi-die parallel processor semiconductor package includes a first base IC die including a first plurality of virtual compute dies 3D stacked on top of the first base IC die. A first subset of a parallel processing pipeline logic is positioned at the first plurality of virtual compute dies. Additionally, a second subset of the parallel processing pipeline logic is positioned at the first base IC die. The multi-die parallel processor semiconductor package also includes a second base IC die including a second plurality of virtual compute dies 3D stacked on top of the second base IC die. An active bridge chip communicably couples a first interconnect structure of the first base IC die to a first interconnect structure of the second base IC die.