Semiconductor memory device

• Main Authors: LEE KISEOK, LEE MYEONG DONG, KIM HUI JUNG, LEE JIHUN, KIM JONGMIN, LEE HONGJUN, KIM HYO SUB
• Format: Patent
• Language: English; Korean
• Published: 06.10.2023
• Subjects: ELECTRICITY; INFORMATION STORAGE; PHYSICS; STATIC STORES

본 발명의 개념에 따른 반도체 메모리 소자는 기판 상에서 제1 활성부 및 제2 활성부를 정의하는 소자분리 패턴; 상기 제1 활성부 상의 제1 스토리지 노드 패드; 상기 제2 활성부 상의 제2 스토리지 노드 패드; 상기 제1 및 제2 스토리지 노드 패드들 사이의 패드 분리 패턴; 상기 기판 내에 배치되어 상기 제1 활성부 및 상기 제2 활성부를 가로지르는 워드라인; 상기 제1 스토리지 노드 패드 상에 위치하며 상기 워드라인과 교차하는 비트라인; 상기 패드 분리 패턴 상에 배치되는 버퍼층; 및 상기 버퍼층과 상기 비트라인 사이에 개재되는 마스크 폴리실리콘 패턴을 포함하되, 상기 마스크 폴리실리콘 패턴의 측벽은 상기 비트라인의 측벽과 정렬되고, 상기 마스크 폴리실리콘 패턴은 상기 패드 분리 패턴과 수직적으로 중첩될 수 있다. A semiconductor memory device includes: a device isolation pattern provided on a substrate to provide a first active portion and a second active portion; a first storage node pad disposed on the first active portion; a second storage node pad disposed on the second active portion; a pad separation pattern disposed between the first and second storage node pads; a word line disposed in the substrate to cross the first and second active portions; a bit line disposed on the pad separation pattern and crossing the word line; a buffer layer disposed on the pad separation pattern; and a mask polysilicon pattern interposed between the buffer layer and the bit line, wherein a side surface of the mask polysilicon pattern is substantially aligned to a side surface of the bit line, and the mask polysilicon pattern is vertically overlapped with the pad separation pattern.