Data embedded clock signaling transceiver and system comprising the same

• Main Authors: KIM BYUNGSUB, SEO JAEYOUNG
• Format: Patent
• Language: English; Korean
• Published: 25.08.2023
• Subjects: ELECTRIC COMMUNICATION TECHNIQUE; ELECTRICITY; INFORMATION STORAGE; PHYSICS; STATIC STORES; TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHICCOMMUNICATION

Provided are a data transmission and reception device and a system including the same. The data transmission device according to some embodiments comprises: a transmission circuit which transmits data composed of odd-numbered data and even-numbered data crossing each other; and a clock transmission circuit which provides a clock to the transmission circuit, wherein the transmission circuit includes: a first flip-flop which receives odd-numbered data and generates retimed odd-numbered data; and a second flip-flop which receives even-numbered data and generates retimed even-numbered data, and modulates the amplitude of the output by adding a voltage to the voltage generated by the weak driver which receives the serialized and delayed clock from the second digital control delay line as the data modulation (DM) driver data receives the delayed clock from the first digital control delay line. The clock transmission circuit includes a clock driver which transmits a clock to a receiving device which receives data. Accordingly, the present invention provides a data transmission device which generates a clock signal with embedded data and a data reception device with improved area efficiency. 데이터 송수신 장치 및 이를 포함하는 시스템이 제공된다. 몇몇 실시예들에 따른 데이터 송신 장치는 홀수 번째 데이터와 짝수 번째 데이터가 서로 교차하여 구성된 데이터를 전송하는 송신 회로, 및 송신 회로에 클럭을 제공하는 클럭 송신 회로을 포함하되, 송신 회로는, 홀수 번째 데이터를 수신하여, 재타이밍(retiming)된 홀수 번째 데이터를 생성하는 제1 플립 플롭과, 짝수 번째 데이터를 수신하여, 재타이밍(retiming)된 짝수 번째 데이터를 생성하는 제2 플립 플롭을 포함하며, 제1 디지털 제어 딜레이 라인으로부터 지연(delayed)된 클럭을 데이터 변조(DM) 드라이버 데이터가 수신하여 직렬화 및 제2 디지털 제어 딜레이 라인으로부터 지연(delayed)된 클럭을 수신한 약한(weak) 드라이버에 의해 생성된 전압에 전압을 더하여 출력의 진폭을 변조한다. 클럭 송신 회로는, 클럭을, 데이터를 수신받는 수신 장치에 전송하는 클럭 드라이버를 포함한다.