SEMICONDUCTOR DEVICE WITH TUNABLE CHANNEL LAYER USAGE AND METHODS OF FABRICATION THEREOF

• Main Authors: LIN CHIA PIN, PENG YUAN CHING, CHENG MING LUNG, LEE WEI YANG, LAI BO YU
• Format: Patent
• Language: English; Korean
• Published: 21.06.2023
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

A method includes a step of forming a stack of channel layers and sacrificial layers on a substrate. The channel layers and the sacrificial layers have different material compositions and are alternatingly disposed in a vertical direction. The method further includes the steps of: patterning the stack to form a semiconductor fin; forming an isolation feature on the sidewalls of the semiconductor fin; recessing the semiconductor fin and forming a source/drain recess, such that a recessed top surface of the semiconductor fin is below a top surface of the isolation feature; growing a base epitaxial layer from the recessed top surface of the semiconductor fin; depositing an insulation layer in the source/drain recess; and forming an epitaxial feature in the source/drain recess, wherein the epitaxial feature is above the insulation layer. The insulation layer is above the base epitaxial layer and the bottommost channel layer. 방법은 기판 상에 채널 층들 및 희생 층들의 스택을 형성하는 단계를 포함한다. 채널 층들 및 희생 층들은 상이한 재료 조성들을 갖고, 수직 방향으로 교대로 배치된다. 방법은 반도체 핀을 형성하기 위해 상기 스택을 패터닝하는 단계; 반도체 핀의 측벽들 상에 격리 피처를 형성하는 단계; 반도체 핀의 리세스된 상부면이 격리 피처의 상부면 아래에 있도록 반도체 핀을 리세싱하여, 소스/드레인 리세스를 형성하는 단계; 반도체 핀의 리세싱된 상부면으로부터 베이스 에피택셜 층을 성장시키는 단계; 소스/드레인 리세스에 절연 층을 성막하는 단계; 및 소스/드레인 리세스에 에피택셜 피처를 형성하는 단계를 더 포함하고, 에피택셜 피처는 절연 층 위에 있다. 절연 층은 베이스 에피택셜 층 위에 그리고 최하단 채널 층 위에 있다.