3차원(3D) 다이 적층을 위한 FS-BEOL 대 BS-BEOL 적층을 채용하는 집적 회로(IC) 패키지들 및 관련 제조 방법들

• Main Authors: CHAVA BHARANI, SONG STANLEY SEUNGCHUL
• Format: Patent
• Language: Korean
• Published: 08.06.2023
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

3차원(3D) 다이 적층을 위해 FS-BEOL(front side back-end-of-line) 대 BS-BEOL(back side back-end-of-line) 적층을 이용하는 집적 회로(IC) 패키지들. IC 패키지에서의 적층된 IC 다이들 사이의 다이-대-다이 상호연결들에 대한 추가적인 전기적 라우팅 경로들을 제공하는 것을 용이하게 하기 위해, IC 패키지의 적층된 IC 다이들의 제 1 다이의 BS-BEOL 금속화 구조물은 적층된 IC 다이들의 제 2 다이의 FS-BEOL 금속화 구조물에 인접하게 적층된다. 적층된 IC 다이들 사이의 다이-대-다이 상호연결들을 위한 전기적 라우팅 경로들은 제 1 다이의 BS-BEOL 금속화 구조물로부터 제 2 다이의 FS-BEOL 금속화 구조물까지 제공된다. IC 다이들에서 반도체 디바이스들의 더 빠르고 그리고/또는 호환가능한 성능을 위해 더 낮은 저항 및/또는 더 낮은 커패시턴스 다이-대-다이 상호연결들을 위해 FS-BEOL 금속화 구조물에서보다 더 얇은 BS-BEOL 금속화 구조물에서 더 짧은 전기 라우팅 경로들을 형성하는 것이 더 실현가능할 수도 있다. Integrated circuit (IC) packages employing front side back-end-of-line (FS-BEOL) to back side back-end-of-line (BS-BEOL) stacking for three-dimensional (3D) die stacking. To facilitate providing additional electrical routing paths for die-to-die interconnections between stacked IC dice in the IC package, a BS-BEOL metallization structure of a first die of the stacked dice of the IC package is stacked adjacent to a FS-BEOL metallization structure of a second die of the stacked IC dice. Electrical routing paths for die-to-die interconnections between the stacked IC dice are provided from the BS-BEOL metallization structure of the first die to the FS-BEOL metallization structure of the second die. It may be more feasible to form shorter electrical routing paths in the thinner BS-BEOL metallization structure than in a FS-BEM metallization structure for lower-resistance and/or lower-capacitance die-to-die interconnections for faster and/or compatible performance of semiconductor devices in the IC dice.