A SEMICONDUCTOR PACKAGE

• Main Authors: CHOI PIL SUNG, MYUNG WOO RAM, KWON DONG UK, SHIN JI WON
• Format: Patent
• Language: English; Korean
• Published: 05.04.2023
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

A semiconductor package according to an embodiment of the present invention comprises: a lower substrate having a first surface and a second surface placed opposite to each other, the first surface having a chip mounting region, an interconnection region surrounding the chip mounting region, and an outer region surrounding the interconnection region, the lower substrate further including a lower wiring layer; a first solder resist pattern disposed on the first surface of the lower substrate and having first openings for opening the bonding regions of the lower wiring layer; a semiconductor chip disposed on the chip mounting region and electrically connected to the lower wiring layer through at least part of the first openings; a second solder resist pattern disposed on the first solder resist pattern on the interconnection region and the outer region of the lower substrate and spaced apart from the semiconductor chip, the second solder resist pattern having second openings disposed on at least part of the first openings; an upper substrate disposed to cover the semiconductor chip on the first surface of the lower substrate, the upper substrate including an upper wiring layer; a vertical connection structure disposed on the interconnection region and electrically connecting the lower wiring layer to the upper wiring layer through at least part of the first openings and the second openings; and a solder resist spacer disposed on the second solder resist pattern on the outer region. Therefore, provided is a semiconductor package having electrical performance improved with respect to a package-on-package (POP) structure. 본 발명의 실시예에 따른 반도체 패키지는, 서로 반대에 위치한 제1 면 및 제2 면을 갖고, 상기 제1 면은 칩 실장 영역, 상기 칩 실장 영역을 둘러싸는 상호 연결 영역 및 상기 상호 연결 영역을 둘러싸는 외곽 영역을 가지며, 하부 배선층을 포함하는 하부 기판, 상기 하부 기판의 상기 제1 면에 배치되며, 상기 하부 배선층의 본딩 영역들을 개방하는 제1 개구들을 갖는 제1 솔더 레지스트 패턴; 상기 칩 실장 영역 상에 배치되고, 상기 제1 개구들 중 적어도 일부를 통해 상기 하부 배선층에 전기적으로 연결된 반도체 칩, 상기 하부 기판의 상기 상호 연결 영역 및 상기 외곽 영역 상에서, 상기 제1 솔더 레지스트 패턴 상에서 상기 반도체 칩과 이격되어 배치되고, 상기 제1 개구들 중 적어도 일부 상에 배치되는 제2 개구들을 갖는 제2 솔더 레지스트 패턴, 상기 하부 기판의 제1 면 상에서 상기 반도체 칩을 덮도록 배치되며, 상부 배선층을 포함하는 상부 기판, 상기 상호 연결 영역 상에 배치되고, 상기 제1 개구들 중 적어도 일부 및 상기 제2 개구들을 통해 상기 하부 배선층 및 상기 상부 배선층을 전기적으로 연결하는 수직 연결 구조체, 및 상기 외곽 영역 상에서 상기 제2 솔더 레지스트 패턴 상에 배치되는 솔더 레지스트 스페이서를 포함한다.