METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE

• Main Authors: LEE SEOK HYUN, SUK KYOUNG LIM, KIM DAE WOO
• Format: Patent
• Language: English; Korean
• Published: 22.02.2023
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

In accordance with one embodiment of the present invention, provided is a semiconductor package manufacturing method including the following steps of: forming a first insulating layer and a first electrode pad penetrating the first insulating layer on one side of a semiconductor substrate including a through silicon via to form a semiconductor chip; forming a second insulating layer and a second electrode pad penetrating the second insulating layer on the upper surface of a semiconductor wafer; mounting the semiconductor chip on the semiconductor wafer by bonding the first insulating layer and the first electrode pad of the semiconductor chip to the second insulating layer and the second electrode pad of the semiconductor wafer, respectively; etching the upper surface of the semiconductor chip to expose the through silicon via; forming a first sealing layer by covering the exposed through silicon via with a first material; forming a second sealing layer by covering the first sealing layer with a second material including organic resin and an inorganic filler; grinding the upper surface of the second sealing layer to expose the through silicon via; and forming a redistribution structure electrically connected to the exposed through silicon via on the upper surface of the second encapsulation layer. Therefore, the present invention is capable of improving reliability by forming a sealing layer with a material of high modulus. 본 발명의 일 실시예는, 관통 실리콘 비아를 포함하는 반도체 기판의 일면에 제1 절연층 및 상기 제1 절연층을 관통하는 제1 전극 패드를 형성하여 반도체 칩을 형성하는 단계; 반도체 웨이퍼의 상면에 제2 절연층 및 상기 제2 절연층을 관통하는 제2 전극 패드를 형성하는 단계; 상기 반도체 칩의 상기 제1 절연층 및 상기 제1 전극 패드를 상기 반도체 웨이퍼의 상기 제2 절연층 및 상기 제2 전극 패드에 각각 접합시켜 상기 반도체 웨이퍼에 상기 반도체 칩을 실장하는 단계; 상기 반도체 칩의 상부면을 식각하여 상기 관통 실리콘 비아를 노출시키는 단계; 상기 노출된 상기 관통 실리콘 비아를 제1 물질로 덮어 제1 봉합층을 형성하는 단계; 유기 수지(organic resin) 및 무기 필러(inorganic filler)를 포함하는 제2 물질로 상기 제1 봉합층을 덮어 제2 봉합층을 형성하는 단계; 상기 제2 봉합층의 상부면을 그라인딩하여 상기 관통 실리콘 비아를 노출시키는 단계; 및 상기 제2 봉합층의 상기 상부면에 상기 노출된 상기 관통 실리콘 비아와 전기적으로 접속되는 재배선 구조를 형성하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.