SYSTEMS AND METHODS FOR MODELING VIA DEFECT

• Main Authors: WANG MING YIH, HUNG TSUNG YANG, LIN CHENG YI, PATIDAR ANKITA, GOEL SANDEEP KUMAR
• Format: Patent
• Language: English; Korean
• Published: 25.01.2023
• Subjects: BASIC ELECTRIC ELEMENTS; CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; PHYSICS; SEMICONDUCTOR DEVICES

A method comprises the steps of: obtaining a design layout of a standard cell; extracting characteristic information of one or more vias of a standard cell from the design layout; performing a circuit simulation to obtain a first simulation output of the standard cell for an input pattern by applying a first abnormal resistance value as a parasitic resistance value of a first via of the one or more vias, wherein the first abnormal resistance value is different from a nominal parasitic resistance value of the first via; determining whether a first simulation output matches corresponding expected output of the standard cell for the input pattern; and recording one or more defect types for the first via having a corresponding input pattern in response to one or more of first simulation outputs that do not match the corresponding expected output and the first abnormal resistance value with corresponding simulation output. 방법은 표준 셀의 설계 레이아웃을 얻는 단계, 설계 레이아웃으로부터 표준 셀의 하나 이상의 비아의 특징 정보를 추출하는 단계, 제1 비정상 저항 값을 하나 이상의 비아 중 제1 비아의 기생 저항 값으로 적용함으로써 입력 패턴에 대한 표준 셀의 제1 시뮬레이션 출력을 얻기 위해 회로 시뮬레이션을 수행하는 단계- 제1 비정상 저항 값은 제1 비아의 공칭 기생 저항 값과 상이함-, 제1 시뮬레이션 출력이 입력 패턴에 대한 표준 셀의 대응하는 예상 출력과 일치하는지 여부를 결정하는 단계, 및 대응하는 예상 출력과 일치하지 않는 제1 시뮬레이션 출력 중 하나 이상의 시뮬레이션 출력에 응답하여 대응하는 입력 패턴 및 대응하는 시뮬레이션 출력과 함께 제1 비정상 저항 값을 갖는 제1 비아에 대한 하나 이상의 결함 유형을 기록하는 단계를 포함한다.