CIRCUITS AND METHODS TO ALTER A PHASE SPEED OF AN OUTPUT CLOCK

• Main Author: BENOIT LABBE
• Format: Patent
• Language: English; Korean
• Published: 10.01.2023
• Subjects: AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATIONOF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES; BASIC ELECTRONIC CIRCUITRY; ELECTRICITY; PULSE TECHNIQUE

In a specific implementation, disclosed is a method for generating an "extended" output clock to reduce a noise/clock jitter and to optimize a jitter of the output clock. The method comprises: a step of generating two or more clock phases when detecting a transient voltage by a detector circuit; a step of generating an output clock signal based on one among the two or more clock phases; and a step of changing a phase speed of the output clock signal to correspond to a phase speed of the input clock signal. 특정 구현에서, 노이즈/클록 지터를 감소시키고 출력 클록의 지터를 최적화하기 위해 "확장된" 출력 클록을 생성하는 방법이 개시된다. 그 방법은 검출기 회로에 의해 과도 전압을 검출할 때 2개 이상의 클록 위상을 생성하는 단계, 2개 이상의 클록 위상 중 하나에 기초하여 출력 클록 신호를 생성하는 단계; 및 입력 클록 신호의 위상 속도에 대응하도록 출력 클록 신호의 위상 속도를 변경하는 단계를 포함한다.