ASYMMETRIC SEMICONDUCTOR DEVICE INCLUDING LDD REGION AND MANUFACTURING METHOD THEREOF

• Main Authors: LEE YONG KYU, WOO JONG SUNG, JEON CHANG MIN
• Format: Patent
• Language: English; Korean
• Published: 28.12.2022
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

A semiconductor device comprises: a substrate including an active region; a gate structure disposed in the active region; a source region and a drain region formed in the active region on both sides of the gate structure; a first LDD region surrounding one lateral surface and a bottom surface of the source region, containing first conductive type impurities, and having a first junction depth; and a second LDD region surrounding one lateral and a bottom surface of the drain region, formed in the active region, containing first conductive type impurities, and having a second junction depth that is relatively greater than the first junction depth. The gate structure comprises: a gate dielectric layer; a gate electrode on the gate dielectric layer; and gate spacers disposed on both lateral walls of the gate dielectric layer and the gate electrode. One lateral surface of each of the gate dielectric layer and the gate electrode may be aligned with one lateral surface of the second LED region. According to the present invention, the size of an asymmetric high-voltage semiconductor device can be reduced while a breakdown voltage of the asymmetric high-voltage semiconductor device is maintained at a desired level. 반도체 소자는 활성 영역을 포함하는 기판; 상기 활성 영역 상에 배치되는 게이트 구조체; 상기 게이트 구조체의 양 측의 상기 활성 영역 내에 형성되며, 서로 이격되는 소스 영역 및 드레인 영역; 상기 소스 영역의 일 측면과 바닥면을 감싸며, 제1 도전형의 불순물을 포함하고, 제1 접합 깊이를 갖는 제1 엘디디 영역; 및 상기 드레인 영역의 일 측면과 바닥면을 감싸며, 상기 활성 영역 내에 형성되며, 상기 제1 도전형의 불순물을 포함하며, 상기 제1 접합 깊이보다 상대적으로 큰 제2 접합 깊이를 갖는 제2 엘디디 영역을 포함하고, 상기 게이트 구조체는, 게이트 유전층; 게이트 유전층 상의 게이트 전극; 및 상기 게이트 유전층과 상기 게이트 전극의 양 측벽 상에 배치되는 게이트 스페이서들을 포함하며, 상기 게이트 유전층 및 상기 게이트 전극 각각의 일 측벽은 상기 제2 엘디디 영역의 일 측면과 얼라인될 수 있다.