MECHANISM FOR INTER-PROCESSOR INTERRUPTS IN A HETEROGENEOUS MULTIPROCESSOR SYSTEM

• Main Authors: BURTON FELIX, ANSARI AHMAD R
• Format: Patent
• Language: English; Korean
• Published: 06.12.2022
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

이기종 멀티프로세서 시스템(100)에서 프로세서간 인터럽트(IPI)들을 핸들링하는 장치들 및 방법들이 제공된다. 본원에 제공된 확장가능한 IPI 메커니즘은 최소한의 논리를 필요로 하고, 애플리케이션 프로세서들, 실시간 프로세서들, 및 FPGA 가속기들 사이에서와 같은, 이기종 프로세서간 통신을 위해 사용될 수 있다. 이 메커니즘은 또한, 논리 면적 및 프로그래밍가능 복잡도 둘 다의 면에서, 저비용이다. 하나의 예시적인 시스템(100)은 일반적으로 제1 프로세서(102), 제1 프로세서와 상이한 프로세서 유형인 제2 프로세서(104), 및 IPI 회로(108)를 포함한다. IPI 회로는 전형적으로 제1 프로세서와 연관된 제1 레지스터(2020) - 제1 레지스터 내의 제1 비트는 제1 프로세서가 제2 프로세서를 인터럽트하라고 요청했는지를 나타냄 -; 및 제2 프로세서와 연관된 제2 레지스터(202i) - 제2 레지스터 내의 제2 비트는 제2 프로세서가 제1 프로세서를 인터럽트하라고 요청했는지를 나타냄 - 를 포함한다. Apparatus and methods for handling inter-processor interrupts (IPIs) in a heterogeneous multiprocessor system are provided. The scalable IPI mechanism provided herein entails minimal logic and can be used for heterogeneous inter-processor communication, such as between application processors, real-time processors, and FPGA accelerators. This mechanism is also low cost, in terms of both logic area and programmable complexity. One example system generally includes a first processor, a second processor being of a different processor type than the first processor, and an IPI circuit. The IPI circuit typically includes a first register associated with the first processor, wherein a first bit in the first register indicates whether the first processor has requested to interrupt the second processor; and a second register associated with the second processor, wherein a second bit in the second register indicates whether the second processor has requested to interrupt the first processor.