프로세서의 스케줄러 회로에서의 피연산자 풀 명령어 예약 클러스터링

• Main Authors: PRIYADARSHI SHIVAM, TEKMEN YUSUF CAGATAY, SMITH RODNEY WAYNE, KOTHINTI NARESH VIGNYAN REDDY
• Format: Patent
• Language: Korean
• Published: 22.11.2022
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

프로세서의 스케줄러 회로에서 피연산자 풀(operand pool) 명령어 예약 클러스터링이 개시된다. 스케줄러 회로는 명령어가 발행되기 전에 준비되어야 하는 저장된 명령어에 대해 할당된 소스 피연산자 수를 각각 갖는 복수의 피연산자 풀 예약 회로를 포함한다. 아직 발행 준비가 되지 않은 동일한 소스 피연산자 수를 갖는 명령어들은 동일한 할당된 소스 피연산자 수를 갖는 피연산자 풀 예약 회로에 저장될 수 있다. 이러한 방식으로, 클러스터형 스케줄러 회로의 예약 엔트리 및 연관된 비교기 회로의 수가 각각의 예약 회로에서 스케줄링 경로 연결의 수 및 복잡성의 증가를 방지하거나 감소시키기 위해 복수의 피연산자 풀 예약 회로들 간에 분산된다. 이것은 클러스터형 스케줄러 회로에서 주어진 수의 예약 엔트리들에 대한 스케줄링 레이턴시의 증가를 방지하거나 감소시킬 수 있다. Operand pool instruction reservation clustering in a scheduler circuit in a processor is disclosed. The scheduler circuit includes a plurality of operand pool reservation circuits each having an assigned number of source operands for an instruction stored that must be ready before the instruction is issued. Instructions having the same number of source operands that are not yet ready for its issuance can be stored in an operand pool reservation circuit having the same assigned number of source operands. In this manner, the number of reservation entries and associated comparator circuits in the clustered scheduler circuit is distributed among the plurality of operand pool reservation circuits to avoid or reduce an increase in the number of scheduling path connections and complexity in each reservation circuit. This can avoid or reduce an increase in scheduling latency for a given number of reservation entries in the clustered scheduler circuit.