반도체 디바이스들에서 잠재적 신뢰성 결함들을 식별하기 위한 시스템 및 방법

• Main Authors: RATHERT ROBERT J, SHERMAN KARA L, LENOX CHET V, PRICE DAVID W, DONZELLA ORESTE, CAPPEL ROBERT
• Format: Patent
• Language: Korean
• Published: 05.10.2022
• Subjects: MEASURING; MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES; PHYSICS; TESTING

반도체 디바이스들에서 잠재적 신뢰성 결함들(LRD)을 식별하기 위한 시스템 및 방법은 복수의 웨이퍼들의 합격 세트 및 복수의 웨이퍼들의 불합격 세트를 결정하기 위해 하나 이상의 인라인 샘플 분석 툴로부터 수신되는 복수의 웨이퍼들 중 적어도 일부에 대해 하나 이상의 응력 테스트 툴로 하나 이상의 응력 테스트를 수행하고, 복수의 웨이퍼들의 불합격 세트 중 적어도 일부에 대해 신뢰성 히트백 분석을 수행하고, 하나 이상의 잠재적 신뢰성 결함(LRD)에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치를 결정하기 위해 신뢰성 히트백 분석을 분석하고, LRD에 의해 야기된 하나 이상의 다이 불합격 체인의 하나 이상의 지리적 위치에 대해 지리적 히트백 분석을 수행하도록 구성된다. A system and method for identifying latent reliability defects (LRD) in semiconductor devices are configured to perform one or more stress tests with one or more stress test tools on at least some of a plurality of wafers received from one or more in-line sample analysis tools to determine a passing set of the plurality of wafers and a failing set of the plurality of wafers, perform a reliability hit-back analysis on at least some of the failing set of the plurality of wafers, analyze the reliability hit-back analysis to determine one or more geographic locations of one or more die fail chains caused by one or more latent reliability defects (LRD), and perform a geographic hit-back analysis on the one or more geographic locations of the one or more die fail chains caused by the LRD.