메모리 디바이스에서의 라인에 대한 구성가능한 저항률

• Main Authors: JIAO JIAN, O'TOOLE MICHAEL P, GYAN ISAIAH O, JOHNSON JASON R, BANERJEE KOUSHIK, CASSEL ROBERT, COOPER WILLIAM L
• Format: Patent
• Language: Korean
• Published: 30.09.2022
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; INFORMATION STORAGE; PHYSICS; SEMICONDUCTOR DEVICES; STATIC STORES

메모리 디바이스 내의 라인들, 이를테면 메모리 어레이 내의 액세스 라인들에 대한 구성가능한 저항률을 지원하는 방법들, 시스템들 및 디바이스들이 설명된다. 예를 들어, 메모리 디바이스의 상이한 레벨들에서의 금속 라인들은 메모리 디바이스의 다른 레벨들에서의 라인들이 상이한 저항률들을 갖도록 상이한 정도들로 산화될 수 있다. 이는 상이한 레벨들에서의 라인들을 초기에 형성하기 위해 사용되는 제조 기술들 및 관련 파라미터들을 변경하지 않고, 라인들의 저항률이 레벨별로 조정될 수 있게 할 수 있으며, 이는 적어도 비용 및 복잡도 감소와 관련된 이점들을 가질 수 있다. 라인들은 건식 또는 습식 공정 중 어느 하나를 사용하여 제어된 정도로 산화될 수 있다. Methods, systems, and devices supporting configurable resistivities for lines in a memory device, such as access lines in a memory array are described. For example, metal lines at different levels of a memory device may be oxidized to different extents in order for the lines at different levels of the memory device to have different resistivities. This may allow the resistivity of lines to be tuned on a level-by-level basis without altering the fabrication techniques and related parameters used to initially form the lines at the different levels, which may have benefits related to at least reduced cost and complexity. Lines may be oxidized to a controlled extent using either a dry or wet process.