데이터 처리 회로 및 기기

• Main Author: HUANG ZEQUN
• Format: Patent
• Language: Korean
• Published: 27.09.2022
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; INFORMATION STORAGE; PHYSICS; STATIC STORES

본 발명의 실시예는 데이터 처리 회로 및 기기를 제공하고, 상기 회로는 제1 저장 그룹(201) 및 제2 저장 그룹(202), 기록 회로(203), 판독 회로(204)를 포함하되, 상기 기록 회로(203)는 이에 포함된 하나의 기록 입력 캐시 회로(2031)를 통해 기록 버스(206)로부터 저장 데이터를 수신하며, 제1 판독 및 기록 버스(207)를 통해 제1 저장 그룹(201)에 저장 데이터를 기록하고, 제2 판독 및 기록 버스(208)를 통해 제2 저장 그룹(202)에 저장 데이터를 기록하며; 상기 판독 회로(204)는 제1 판독 및 기록 버스(207)를 통해 제1 저장 그룹(201)으로부터 저장 데이터를 판독하고, 제2 판독 및 기록 버스(208)를 통해 제2 저장 그룹(202)으로부터 저장 데이터를 판독하며, 이에 포함된 하나의 판독 출력 캐시 회로(2041)를 통해 판독 버스(205)에 저장 데이터를 송신한다. 본 발명의 실시예의 각각의 기록 회로에는 하나의 기록 입력 캐시 회로가 포함되고, 각각의 판독 회로에는 하나의 판독 출력 캐시 회로가 포함되어, 회로 크기를 감소시킬 수 있다. An embodiment provides a data processing circuit and a device. The circuit includes: a first bank group 201 and a second bank group 202; a write circuit 203; and a read circuit 204. The write circuit 203 includes a write input cache circuit 2031, and is configured to: receive stored data from a write bus 206 through the write input cache circuit 2031, write the stored data into the first bank group 201 through a first read-write bus 207, and write the stored data into the second bank group 202 through a second read-write bus 208. The read circuit 204 includes a read output cache circuit 2041, and is configured to: read the stored data from the first bank group 201 through the first read-write bus 207, and read the stored data from the second bank group 202 through the second read-write bus 208. In the embodiment of the present disclosure, each write circuit includes a write input cache circuit, and each read circuit includes a read output cache circuit, to reduce circuit size.