INTERCONNECT STRUCTURE FOR IMPROVING MEMORY PERFORMANCE AND/OR LOGIC PERFORMANCE

• Main Author: LIAW JHON JHY
• Format: Patent
• Language: English; Korean
• Published: 19.08.2022
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; INFORMATION STORAGE; PHYSICS; SEMICONDUCTOR DEVICES; STATIC STORES

Disclosed is a configuration of metal layers of an interconnect structure that can improve memory performance, such as memory performance and/or logic performance of a static random-access memory (SRAM). For example, in an embodiment, a bit line is disposed in a metal 1 (M1) layer, which is a lowest metallization level of the interconnect structure of a memory cell, to minimize a bit line capacitance, and the bit line is configured as a widest metal line of the metal 1 layer to minimize a bit line resistance. In some embodiments, the interconnect structure has a double word line structure to reduce a word line resistance. In some embodiments, the interconnect structure has a double voltage line structure to reduce a voltage line resistance. In some embodiments, jogs are added to the word line and/or voltage line to reduce respective resistances thereof. In some embodiments, a via shape of the interconnection structure is configured to reduce the resistance of the interconnection structure. 정적 랜덤 액세스 메모리(SRAM) 메모리 성능 및/또는 로직 성능과 같은 메모리 성능을 개선할 수 있는 상호접속 구조물의 금속 층들의 구성이 여기에 개시된다. 예를 들어, 여기에서의 실시예는, 비트 라인 커패시턴스를 최소화하도록 메모리 셀의 상호접속 구조물의 최저 금속화 레벨인 금속 1(M1) 층에 비트 라인을 배치하고, 비트 라인 저항을 최소화하도록 금속 1 층의 가장 넓은 금속 라인으로서 비트 라인을 구성한다. 일부 실시예에서, 상호접속 구조물은 워드 라인 저항을 감소시키기 위해 더블 워드 라인 구조를 갖는다. 일부 실시예에서, 상호접속 구조물은 전압 라인 저항을 감소시키기 위해 더블 전압 라인 구조를 갖는다. 일부 실시예에서, 각자의 저항을 감소시키도록 워드 라인 및/또는 전압 라인에 조그가 추가된다. 일부 실시예에서, 상호접속 구조물의 비아 형상은 상호접속 구조물의 저항을 감소시키도록 구성된다.