Semiconductor memory device

• Main Authors: KIM HYUNYONG, WE JU HYUNG, AHN JIYOUNG, AHN YONGSEOK, RHEE JOONKYU, CHOI YOONYOUNG, UM MINSUB
• Format: Patent
• Language: English; Korean
• Published: 25.05.2022
• Subjects: ELECTRICITY

The present invention provides a semiconductor memory device with improved electrical characteristics. A semiconductor memory device according to an embodiment of the present invention includes a substrate that includes a device isolation pattern defining an active pattern extending in a first direction, the active pattern including a first source/drain region and a second source/drain region; a word line that extends in a second direction intersecting the first direction; a bit line disposed on the word line and electrically connected to the first source/drain region, the bit line extending in a third direction that intersects both the first direction and the second direction; a bit-line spacer on a sidewall of the bit line; a storage node contact electrically connected to the second source/drain region and spaced apart from the bit line, the bit-line spacer being disposed between the bit line and the storage node contact; and a dielectric pattern between the bit-line spacer and the storage node contact, wherein the bit-line spacer includes a first spacer that covers the sidewall of the bit line, and a second spacer between the dielectric pattern and the first spacer. 본 발명의 실시예들에 따른 반도체 메모리 소자는, 제1 방향을 따라 배열된 활성 패턴을 정의하는 소자 분리 패턴을 포함하는 기판, 상기 활성 패턴은 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함하고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 워드라인, 상기 워드라인 상에 배치되고, 상기 제1 방향 및 상기 제2 방향에 모두 교차하는 제3 방향을 따라 연장되는 비트라인, 상기 비트라인은 상기 제1 소스/드레인 영역과 전기적으로 연결되고, 상기 비트라인의 일 측벽 상의 비트라인 스페이서, 상기 제2 소스/드레인 영역에 전기적으로 연결되는 스토리지 노드 콘택, 상기 스토리지 노드 콘택은 상기 비트라인 스페이서를 사이에 두고 상기 비트라인과 이격되고, 및 상기 비트라인 스페이서와 상기 스토리지 노드 콘택 사이에 개재되는 절연 패턴을 포함하되, 상기 비트라인 스페이서는, 상기 비트라인의 측벽을 덮는 제1 스페이서; 및 상기 절연 패턴과 상기 제1 스페이서 사이에 개재되는 제2 스페이서를 포함할 수 있다.