SEMICONDVERTICAL MEMORY DEVICES

• Main Authors: OH DONG SIK, HAN JEE HOON, SIM JAE RYONG, CHUNG GI YONG
• Format: Patent
• Language: English; Korean
• Published: 19.05.2022
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

The present invention provides a semiconductor device including transistors that configure peripheral circuits. The semiconductor device includes a substrate that is provided with a first active region, a second active region, a device separation region between the first active region and the second active region, and a trench in the device separation region. A device separation layer pattern fills the trench. A first gate insulation layer pattern is provided on the substrate. A first gate electrode structure is provided on the first gate insulation layer pattern, wherein the first gate electrode structure includes a first polysilicon pattern, a second polysilicon pattern, and a first metal pattern, and extends in a first direction and crosses the first active region. A second gate insulation layer pattern is provided on the substrate. A second gate electrode structure is provided on the second gate insulation layer pattern, wherein the second gate electrode structure includes a third polysilicon pattern, a fourth polysilicon pattern, and a second metal pattern, and extends in the first direction and crosses the active region. An upper surface of the isolation layer pattern is higher than upper surfaces of the first and third polysilicon patterns. Sidewalls of the first and third polysilicon patterns contact a sidewall of the device separation layer pattern. 반도체 소자는, 제1 액티브 영역 및 제2 액티브 영역과, 상기 제1 및 제2 액티브 영역들 사이의 소자 분리 영역이 구비되고, 상기 소자 분리 영역에 트렌치를 포함하는 기판이 구비된다. 상기 트렌치 내부를 채우는 소자 분리막 패턴이 구비된다. 상기 기판 상에 제1 게이트 절연막 패턴이 구비된다. 상기 제1 게이트 절연막 패턴 상에, 제1 폴리실리콘 패턴, 제2 폴리실리콘 패턴 및 제1 금속 패턴을 포함하고, 상기 제1 액티브 영역을 가로지르도록 제1 방향으로 연장되는 제1 게이트 전극 구조물이 구비된다. 상기 기판 상에 제2 게이트 절연막 패턴이 구비된다. 상기 제2 게이트 절연막 패턴 상에, 제3 폴리실리콘 패턴, 제4 폴리실리콘 패턴 및 제2 금속 패턴을 포함하고 상기 제2 액티브 영역을 가로지르도록 제1 방향으로 연장되는 제2 게이트 전극 구조물이 구비된다. 상기 소자 분리막 패턴의 상부면은 상기 제1 및 제3 폴리실리콘 패턴의 상부면보다 높게 배치되고, 제1 및 제3 폴리실리콘 패턴의 측벽은 상기 소자 분리막 패턴의 측벽과 접촉한다.