SEMICONDUCTOR DEVICE

• Main Authors: LEE HEON BOK, KIM TAE GON, KIM GEUN WOO, LEE HAN KI, HWANG YOON TAE, KIM WAN DON
• Format: Patent
• Language: English; Korean
• Published: 11.03.2022
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

An embodiment of the present invention provides a semiconductor device comprising: a fin-type active region extending in a first direction parallel to an upper surface of a substrate on the substrate; a gate structure parallel to the upper surface of the substrate and extending in a second direction different from the first direction on the fin-type active region; source/drain regions disposed in the fin-type active region at one side of the gate structure; an insulating part covering the gate structure and the source/drain regions; and first and second contact structures passing through the insulating part and respectively connected to the source/drain regions and the gate structure. At least one of the first and second contact structures includes: a seed layer disposed on at least one of the gate structure and the source/drain regions and including a lower region having a first grain size and an upper region being amorphous or having a grain size different from the first grain size; and a contact plug disposed on an upper region of the seed layer and having a second grain size. Accordingly, a low-resistance contact structure can be provided. 본 발명의 일 실시예는, 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장된 핀형 활성 영역; 상기 핀형 활성 영역 상에서 상기 기판의 상기 상면에 평행하고 상기 제1 방향과 다른 제2 방향으로 연장된 게이트 구조물; 상기 게이트 구조물의 일 측에서 상기 핀형 활성 영역에 배치된 소스/드레인 영역; 상기 게이트 구조물 및 상기 소스/드레인 영역을 덮는 절연부; 및 상기 절연부를 관통하며, 상기 소스/드레인 영역과 상기 게이트 구조물에 각각 연결된 제1 및 제2 콘택 구조물들을 포함하며, 상기 제1 및 제2 콘택 구조물들 중 적어도 하나의 콘택 구조물은, 상기 게이트 구조물 및 상기 소스/드레인 영역 중 적어도 하나 상에 배치되며, 제1 그레인 사이즈를 갖는 하부 영역과, 상기 제1 그레인 사이즈와 다른 그레인 사이즈를 갖거나 비정질인 상부 영역을 포함하는 시드층과, 상기 시드층의 상부 영역 상에 배치되며, 제2 그레인 사이즈를 갖는 콘택 플러그를 포함하는 반도체 장치를 제공한다.