SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURE
A semiconductor device having improved under-bump metallization layouts and a method of forming the same are disclosed. In an embodiment, the semiconductor device includes an IC die; an interconnect structure coupled to the IC die, wherein the interconnect structure includes a first metallization pa...
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Format | Patent |
Language | English Korean |
Published |
08.02.2022
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Summary: | A semiconductor device having improved under-bump metallization layouts and a method of forming the same are disclosed. In an embodiment, the semiconductor device includes an IC die; an interconnect structure coupled to the IC die, wherein the interconnect structure includes a first metallization pattern including a via portion extending through a dielectric layer, a second dielectric layer over the dielectric layer opposite the IC die, and a second metallization pattern coupled to the metallization pattern and including a line portion in the first dielectric layer and a second via portion extending through the second dielectric layer; and a UBM over the second metallization pattern and the second dielectric layer, wherein UBM is coupled to the second metallization pattern, a first centerline of the via portion and a second centerline of the second via portion are misaligned with a third centerline of the UBM, and the first centerline and the second centerline are on opposite sides of the third centerline.
향상된 언더 범프 금속화 레이아웃을 가진 반도체 디바이스 및 그 형성 방법이 개시된다. 실시형태에서, 반도체 디바이스는, IC 다이; 상기 IC 다이에 커플링되고, 유전체 층을 관통해 연장되는 비아 부분을 포함하는 금속화 패턴을 포함하는, 상호접속 구조체; 상기 IC 다이 반대편의 상기 유전체 층 위의 제2 유전체 층; 상기 금속화 패턴에 커플링되고, 상기 유전체 층 내의 라인 부분 및 상기 제2 유전체 층을 관통해 연장되는 제2 비아 부분을 포함하는 제2 금속화 패턴; 및 상기 제2 금속화 패턴 및 상기 제2 유전체 층 위의 UBM - 상기 UBM은 상기 제2 금속화 패턴에 커플링되고, 상기 비아 부분의 중심선 및 상기 제2 비아 부분의 제2 중심선은 상기 UBM의 제3 중심선과 오정렬되고, 상기 중심선 및 상기 제2 중심선은 상기 제3 중심선의 양측(opposite sides)에 있음 - 을 포함한다. |
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Bibliography: | Application Number: KR20210024160 |