IN-MEMORY COMPUTATION CIRCUIT AND METHOD

• Main Authors: CHIH YU DER, SHIH YI CHUN, LEE PO HAO, CHANG JONATHAN TSUNG YUNG, CHEN YEN HUEI, LEE CHIA FU, FUJIWARA HIDEHIRO
• Format: Patent
• Language: English; Korean
• Published: 21.01.2022
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; INFORMATION STORAGE; PHYSICS; STATIC STORES

A memory circuit includes a selection circuit, a column of memory cells, and an adder tree. The selection circuit is configured to: receive input data elements, each input data element including a number of bits equal to H; and output a selected set of kth bits of the H bits of the input data elements. Each memory cell of the column of memory cells includes: a first storage unit configured to store a first weight data element; and a first multiplier configured to generate a first product data element based on the first weight data element and a first kth bit of the selected set of kth bits. The adder tree is configured to generate a summation data element based on each of the first product data elements. Therefore, the memory circuit can generate partial sums by using a smaller area and a lower power level. 메모리 회로는, 선택 회로, 메모리 셀들의 열, 및 가산기 트리를 포함한다. 선택 회로는, 입력 데이터 엘리먼트들 - 각각의 입력 데이터 엘리먼트는 H와 동일한 개수의 비트들을 포함함 - 를 수신하고, 입력 데이터 엘리먼트들의 H개의 비트들 중 k번째 비트들의 선택된 세트를 출력하도록 구성된다. 메모리 셀들의 열의 각각의 메모리 셀은, 제1 가중치 데이터 엘리먼트를 저장하도록 구성된 제1 저장부, 및 제1 가중치 데이터 엘리먼트 및 k번째 비트들의 선택된 세트 중의 제1 k번째 비트에 기초하여 제1 곱 데이터 엘리먼트를 생성하도록 구성된 제1 곱셈기를 포함한다. 가산기 트리는, 제1 곱 데이터 엘리먼트들의 각각에 기초하여 합산 데이터 엘리먼트를 생성하도록 구성된다.