3차원 메모리 디바이스의 아키텍처 및 이와 관련된 방법

• Main Authors: VARESI ENRICO, FRATIN LORENZO, FANTINI PAOLO
• Format: Patent
• Language: Korean
• Published: 10.12.2021
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

3D 메모리 어레이의 아키텍처, 시스템, 및 이와 관련된 방법이 기재된다. 어레이는 기하학적 패턴의 전도성 컨택트 및 전도성 물질과 절연성 물질의 교대하는 층을 통과하는 개구가 배열된 기판을 포함할 수 있으며, 이는 어레이에 인가될 전압을 유지하기 위해 유전체 두께를 유지하면서 개구들 사이의 공간을 감소시킬 수 있다. 물질을 에칭한 후, 희생 층이 구불구불한 형태를 형성하는 트렌치 내에 증착될 수 있다. 희생 층 및 절연체의 일부가 제거되어 개구를 형성할 수 있으며, 개구 내로 셀 물질이 증착된다. 절연성 물질이 희생 층과 접촉하여 형성될 수 있다. 전도성 필라는 전도성 물질의 평면과 기판에 실질적으로 수직으로 뻗어 있으며 전도성 컨택트에 결합된다. 칼코게나이드 물질이 전도성 필라의 부분적으로 주위의 오목부 내에 형성될 수 있다. Architectures of 3D memory arrays, systems, and methods regarding the same are described. An array may include a substrate arranged with conductive contacts in a geometric pattern and openings through alternative layers of conductive and insulative material that may decrease the spacing between the openings while maintaining a dielectric thickness to sustain the voltage to be applied to the array. After etching material, a sacrificial layer may be deposited in a trench that forms a serpentine shape. Portions of the sacrificial layer may be removed to form openings, into which cell material is deposited. An insulative material may be formed in contact with the sacrificial layer. The conductive pillars extend substantially perpendicular to the planes of the conductive material and the substrate, and couple to conductive contacts. A chalcogenide material may be formed in the recesses partially around the conductive pillars.