MULTIGATE DEVICE HAVING REDUCED CONTACT RESISTIVITY

• Main Authors: DURIEZ BLANDINE, VELLIANITIS GEORGIOS
• Format: Patent
• Language: English; Korean
• Published: 08.12.2021
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

The present invention relates to a multi-gate device having reduced contact resistivity. The multi-gate device comprises: a channel layer disposed on a substrate, a first epitaxial source/drain feature, and a second epitaxial source/drain feature. The channel layer is disposed between the first epitaxial source/drain feature and the second epitaxial source/drain feature. A metal gate is disposed between the first epitaxial source/drain feature and the second epitaxial source/drain feature. The metal gate is disposed on at least two sides of the channel layer to physically make contact therewith. A source/drain contact part is disposed on the first epitaxial source/drain feature. A doped crystalline semiconductor layer such as a gallium-doped crystalline germanium layer is disposed beween the first epitaxial source/drain feature and the source/drain contact part. The doped crystalline semiconductor layer is disposed on at least two sides of the doped crystalline semiconductor layer to physically make contact the with doped crystalline semiconductor layer. The doped crystalline semiconductor layer a contact resistivity less than about 1 x 10^-9Ω-cm^2. 예시적인 디바이스는, 기판 위에 배치된 채널층, 제1 에피택셜 소스/드레인 피처, 및 제2 에피택셜 소스/드레인 피처를 포함한다. 채널층은 제1 에피택셜 소스/드레인 피처와 제2 에피택셜 소스/드레인 피처 사이에 배치된다. 금속 게이트는, 제1 에피택셜 소스/드레인 피처와 제2 에피택셜 소스/드레인 피처 사이에 배치된다. 금속 게이트는 채널층의 적어도 두 개의 측면 위에 배치되고 물리적으로 접촉한다. 소스/드레인 접촉부는 제1 에피택셜 소스/드레인 피처 위에 배치된다. 갈륨-도핑된 결정질 게르마늄층과 같은 도핑된 결정질 반도체층이 제1 에피택셜 소스/드레인 피처와 소스/드레인 접촉부 사이에 배치된다. 도핑된 결정질 반도체층은 제1 에피택셜 소스/드레인 피처의 적어도 두 개의 측면 위에 배치되고 물리적으로 접촉한다. 일부 실시예에서, 도핑된 결정질 반도체층은 약 1 x 10-9 Ω-cm2 미만인 접촉 저항률(ρc)을 갖는다.