GATE-ALL-AROUND FIELD-EFFECT TRANSISTORS IN INTEGRATED CIRCUITS

• Main Author: LIAW JHON JHY
• Format: Patent
• Language: English; Korean
• Published: 08.07.2021
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

The present invention relates to a gate-all-around field effect transistor in an integrated circuit (IC). An IC structure comprises a memory cell having a first p-type active area, a first n-type active area, a second n-type active area, and a second p-type active area. Each of the first p-type active area and the second p-type active area includes a vertical laminated channel layer of a first group having a width (W1). Each of the first n-type active area and the second n-type active area includes a vertical laminated channel layer of a second group having a width (W2). Here, W2 is smaller than W1. The IC structure additionally comprises a standard logic cell which has a third n-type pin and a third p-type pin. The third n-type pin includes a vertical laminated channel layer of a third group having a width (W3). The third p-type pin includes a vertical laminated channel layer of a fourth group having a width (W4). Here, W3 is greater than or equal to W4. The present invention aims to provide the gate-all-around field effect transistor in an IC, which is able to increase production efficiency. 집적 회로(IC) 구조물은 제 1 p 형 활성 영역, 제 1 n 형 활성 영역, 제 2 n 형 활성 영역 및 제 2 p 형 활성 영역을 갖는 메모리 셀을 포함한다. 제 1 p 형 활성 영역 및 제 2 p 형 활성 영역 각각은 폭(W1)을 갖는 제 1 그룹의 수직 적층 채널 층을 포함하고, 제 1 n 형 활성 영역 및 제 2 n 형 활성 영역 각각은 폭(W2)을 갖는 제 2 그룹의 수직 적층 채널 층을 포함하며, 여기서 W2는 W1보다 작다. IC 구조물은 제 3 n 형 핀 및 제 3 p 형 핀을 갖는 표준 로직 셀을 더 포함한다. 제 3 n 형 핀은 폭(W3)을 갖는 제 3 그룹의 수직 적층 채널 층을 포함하고, 제 3 p 형 핀은 폭(W4)를 갖는 제 4 그룹의 수직 적층 채널 층을 포함하며, 여기서 W3은 W4보다 크거나 같다.