SYSTEM AND METHOD FOR RECONFIGURABLE SYSTOLIC ARRAY WITH PARTIAL READ/WRITE

• Main Authors: HUGHES CHRISTOPHER JUSTIN, KALSI GURPREET SINGH, PILLAI KAMLESH R
• Format: Patent
• Language: English; Korean
• Published: 07.07.2021
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

Provided are a system and a method for a reconfigurable systolic array with partial read/write, capable of minimizing added zeros based on columns and rows of systolic array systems. The reconfigurable systolic array circuit network includes a first circuit block including at least one processing element group and a second circuit block including at least one processing element group. The reconfigurable systolic array circuit network additionally includes a bias adding circuit network configured to add a matrix bias to an accumulation value, a multiplication value, or the combination thereof and having first accumulation. The reconfigurable systolic array circuit network additionally includes a first routing circuit network to perform routing from the first circuit block to the second circuit block, from the first circuit block to a bias adding circuit network having the first accumulation, or to the combination thereof. 재구성 가능한 시스톨릭 어레이 회로망을 포함하는 시스템이 제공된다. 재구성 가능한 시스톨릭 어레이 회로망은 하나 이상의 프로세싱 엘리먼트 그룹을 포함하는 제1 회로 블록 및 하나 이상의 프로세싱 엘리먼트 그룹을 포함하는 제2 회로 블록을 포함한다. 재구성 가능한 시스톨릭 어레이 회로망은 누산된 값, 곱셈 결과 또는 이들의 조합에 매트릭스 바이어스를 가산하도록 구성되는 제1 누산을 갖는 바이어스 가산 회로망을 추가로 포함한다. 재구성 가능한 시스톨릭 어레이 회로망은 제1 회로 블록으로부터 제2 회로 블록으로, 제1 회로 블록으로부터 제1 누산을 갖는 바이어스 가산 회로망으로 또는 이들의 조합으로 도출들을 라우팅하도록 구성되는 제1 라우팅 회로망을 추가로 포함한다.