성능 최적화된 지원 칩 및 응력 최적화된 3차원 메모리 칩을 포함하는 본딩된 구조물 및 이를 제조하기 위한 방법

• Main Authors: FUKANO YUJI, HOSODA NAOHIRO, SHIRASU TETSUYA, SHIMAMOTO KAZUMA, NISHIDA AKIO
• Format: Patent
• Language: Korean
• Published: 02.07.2021
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

본딩된 어셈블리는 제1 단결정 반도체 기판 상에 위치된 3차원 메모리 어레이를 포함하는 메모리 다이, 및 제2 단결정 반도체 기판 상에 위치되고 메모리 다이에 본딩된 주변 회로를 포함하는 로직 다이를 포함한다. 3차원 메모리 어레이는 워드 라인들 및 비트 라인들을 포함한다. 로직 다이는 비트 라인들 또는 워드 라인들에 평행한 채널 방향을 따라 전류를 흐르게 하도록 구성된 반도체 채널들을 갖는 전계 효과 트랜지스터들을 포함한다. 제1 및 제2 단결정 반도체 기판들에 대해 상이한 결정학적 배향들이 사용된다. 제1 단결정 반도체 기판의 결정학적 배향들은 메모리 칩의 응력 변형을 최소화하도록 선택되는 반면, 제2 단결정 반도체 기판의 결정학적 배향들은 주변 회로의 디바이스 성능을 최대화하도록 선택된다. A bonded assembly includes a memory die including a three-dimensional memory array located on a first single crystalline semiconductor substrate, and a logic die including a peripheral circuitry located on a second single crystalline semiconductor substrate and bonded to the memory die. The three-dimensional memory array includes word lines and bit lines. The logic die includes field effect transistors having semiconductor channels configured to flow electrical current along a channel direction that is parallel to the bit lines or word lines. Different crystallographic orientations are used for the first and second single crystalline semiconductor substrates. The crystallographic orientations of the first single crystalline semiconductor substrate are selected to minimize stress deformation of the memory chip, while the crystallographic orientations of the second single crystalline semiconductor substrate are selected to maximize device performance of the peripheral circuitry.