MULTI-LEVEL MEMORY WITH IMPROVED MEMORY SIDE CACHE IMPLEMENTATION

• Main Authors: GALBI DUANE E, BURRES BRADLEY A, ADILETTA MATTHEW J, GORIUS AARON, WILKINSON HUGH
• Format: Patent
• Language: English; Korean
• Published: 29.06.2021
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

A device is described. Such device comprises a semiconductor chip package. Such semiconductor chip package comprises an SOC. Such SOC has a memory controller. Such semiconductor chip package comprises an interface to an external memory. Such semiconductor chip package comprises a memory-side cache. Such memory-side cache is configured with an eDRAM, and is connected between the memory controller and the interface to the external memory. Such eDRAM is to cache more frequently used items of the external memory. Such semiconductor chip package has a non-sequential interface between the memory controller and the memory-side cache. 장치가 설명된다. 이러한 장치는 반도체 칩 패키지를 포함한다. 이러한 반도체 칩 패키지는 SOC를 포함한다. 이러한 SOC는 메모리 제어기를 갖는다. 이러한 반도체 칩 패키지는 외부 메모리로의 인터페이스를 포함한다. 이러한 반도체 칩 패키지는 메모리 측 캐시를 포함한다. 이러한 메모리 측 캐시는 eDRAM으로 구성되고, 메모리 제어기와 외부 메모리로의 인터페이스 사이에 연결된다. 이러한 eDRAM은 외부 메모리의 더 빈번히 사용되는 아이템들을 캐싱하는 것이다. 이러한 반도체 칩 패키지는 메모리 제어기와 메모리 측 캐시 사이의 비순차적 인터페이스를 갖는다.