Integrated Circuit including Standard cell structure and Layout Method

• Main Authors: JEONG MIN JAE, YU JI SU, BAEK SANG HOON, LIM SEUNG MAN, LEE SEUNG YOUNG, PARK JAE HO, JUNG JONG HOON, YOU HYEON GYU
• Format: Patent
• Language: English; Korean
• Published: 08.06.2021
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

A layout method of an integrated circuit including a standard cell is disclosed. The layout method of the integrated circuit comprises the following steps of: arranging a first standard cell and a second standard cell on both sides around a cell boundary with reference to a standard cell library; generating a draft layout by arranging source/drain vias and conductive lines on the first standard cell and the second standard cell, respectively; measuring the separation distance between an end of the conductive line of each of the first standard cell and the second standard cell and the cell boundary; adjusting an end position of the conductive line of each of the first standard cell or the second standard cell if the separation distance is greater than or equal to a preset threshold value; and determining the layout with the adjusted end position of the conductive line. 표준셀을 포함하는 집적회로의 레이아웃 방법이 개시된다. 상기 집적회로의 레이아웃 방법은 표준셀 라이브러리를 참조하여 셀 경계를 기준으로 제1 표준셀 및 제2 표준셀을 양측에 배치하는 단계, 제1 표준셀과 제2 표준셀 상에 각각 소스/드레인 비아 및 도전라인을 배치하여 레이아웃 초안을 생성하는 단계, 제1 표준셀 및 제2 표준셀 각각의 도전라인의 끝단과 셀 경계 간의 이격거리를 측정하는 단계 및 이격거리가 기설정된 임계치 이상이면 제1 표준셀 또는 제2 표준셀의 도전라인의 끝단 위치를 조정하는 단계 및 조정된 도전라인의 끝단 위치로 레이아웃을 확정하는 단계를 포함할 수 있다.