저 레이턴시 메모리에 데이터 재배치

• Main Authors: MUCHHERLA KISHORE KUMAR, SINGIDI HARISH R, FEELEY PETER, MALSHE ASHUTOSH, RATNAM SAMPATH K, RAYAPROLU VAMSI PAVAN
• Format: Patent
• Language: Korean
• Published: 03.06.2021
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

다수의 데이터 블록의 제 1 데이터 블록이 메모리 컴포넌트의 제 1 부분에서 식별되고, 제 1 데이터 블록과 연관된 판독 카운트에 기초하여 식별되는 제 1 데이터 블록은 제 1 임계치 기준을 만족한다. 메모리 컴포넌트의 제 2 부분이 제 1 데이터 블록에 저장된 데이터를 저장하기 위한 미사용 스토리지의 양을 갖는지에 대한 결정이 이루어지며, 메모리 컴포넌트의 제 2 부분은 제 1 부분보다 더 낮은 판독 레이턴시와 연관된다. 메모리 컴포넌트의 제 2 부분이 제 1 데이터 블록에 저장된 데이터를 저장하기 위한 미사용 스토리지의 양을 갖는다고 결정한 것에 응답하여, 메모리 컴포넌트의 제 1 부분의 제 1 데이터 블록에 저장된 데이터는 메모리 컴포넌트의 제 2 부분에 제 2 데이터 블록으로 재배치된다. 에러율은 제 1 데이터 블록의 각각의 워드 라인에서 평가된다. 더 높은 에러율을 갖는 특정 워드 라인이 있고, 더 낮은 에러율을 갖는 다른 워드 라인 사이에 위치되는 경우, 에러율이 낮은 인접 워드 라인에 대응하는 데이터는 메모리 컴포넌트의 제 2 부분으로 재배치된다. A processing device in a memory sub-system identifies a plurality of word lines at a first portion of a memory device, determines a respective error rate for each of the plurality of word lines, and determines that a first error rate of a first word line of the plurality of word lines and a second error rate of a second word line of the plurality of word lines satisfy a first threshold condition pertaining to an error rate threshold. The processing device further identifies a third word line of the plurality of word lines that is proximate to the first word line and the second word line and relocates data stored at the third word line to a second portion of the memory device, wherein the second portion of the memory device is associated with a lower read latency than the first portion of the memory device.