TRANSISTOR SPACER STRUCTURES

• Main Author: YANG CHANSYUN DAVID
• Format: Patent
• Language: English; Korean
• Published: 08.04.2021
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

Disclosed is a method for forming a gate spacer structure having pores in order to reduce parasitic capacitance between a gate structure and a source/drain contact in a transistor. According to some embodiments, the method comprises a step of forming a gate structure on a substrate, and building a spacer stack on the surface of a side wall in the gate structure, wherein the spacer stack includes an inner spacer layer in contact with the gate structure, a sacrificial spacer layer stacked on the inner spacer layer, and an outer spacer layer stacked on the sacrificial spacer layer. Furthermore, the method of the present invention comprises the following steps: removing the sacrificial spacer layer to form an opening between the inner and the outer spacer layer; coating a polymer on the top surfaces of the inner and outer spacer layers; etching the surfaces of the side walls in the upper parts of the inner and outer spacer layers to form tapered upper parts thereof; and coating with a sealing material. 본 개시 내용은 트랜지스터의 게이트 구조체와 소스/드레인 접점 사이의 기생 용량을 감소시키기 위해 기공을 가지는 게이트 스페이서 구조체를 형성하는 방법을 설명한다. 일부 실시예에서, 방법은 기판 상에 게이트 구조체를 형성하고 게이트 구조체의 측벽 표면 상에 스페이서 스택을 형성하는 단계를 포함하며, 여기서 스페이서 스택은 게이트 구조체와 접촉하는 내부 스페이서 층, 내부 스페이서 층 상의 희생 스페이서 층 및 희생 스페이서 층 상의 외부 스페이서 층을 포함한다. 방법은 희생 스페이서 층을 제거하여 내부 및 외부 스페이서 층 사이에 개구를 형성하는 단계, 내부 및 외부 스페이서 층의 상부 표면 상에 중합체 재료를 성막하는 단계, 내부 및 외부 스페이서 층의 상부 측벽 표면을 에칭하여 테이퍼링된 상부를 형성하는 단계 및 밀봉 재료를 성막하는 단계를 더 포함한다.