VERTICAL MEMORY DEVICE

• Main Authors: CHA SEON YONG, CHUNG SU OCK, KIM SEUNG HWAN
• Format: Patent
• Language: English; Korean
• Published: 20.01.2021
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

The present technique relates to a vertically stacked three-dimensional memory device which can reduce parasitic capacitance. According to the present technique, the memory device comprises: a first memory cell mat including a first multi-layered sub-word line positioned on an upper portion of a substrate; a second memory cell mat horizontally spaced apart from the first memory cell mat and including a second multi-layered level sub-word line; a first sub-word line driver circuit positioned under the first memory cell mat; and a second sub-word line driver circuit positioned under the second memory cell mat, wherein the first sub-word line driver circuit is disposed immediately below ends of the first multi-layered sub-word lines, and the second sub-word line driver circuit can be disposed immediately below ends of the second multi-layered sub-word lines. 본 기술은 수직하게 적층된 3차원 메모리 장치에 관한 것으로, 본 기술에 따른 메모리 장치는 기판 상부에 위치하는 제1 다층 레벨 서브워드라인을 포함하는 제1메모리셀매트; 상기 제1메모리셀매트로부터 수평하게 이격되고, 제2 다층 레벨 서브워드라인을 포함하는 제2메모리셀매트; 상기 제1메모리셀매트 아래에 위치하는 제1서브워드라인드라이버회로; 및 상기 제2메모리셀매트 아래에 위치하는 제2서브워드라인드라이버회로를 포함하고, 상기 제1서브워드라인드라이버회로는 상기 제1 다층 레벨 서브워드라인들의 끝단부의 바로 아래에 배치되고, 상기 제2서브워드라인드라이버회로는 상기 제2 다층 레벨 서브워드라인들의 끝단부의 바로 아래에 배치될 수 있다.