Integrated Circuit devices and manufacturing methods for the same

• Main Authors: IM JI WOON, CHOI BYOUNG DEOG
• Format: Patent
• Language: English; Korean
• Published: 17.06.2020
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

The present invention relates to an integrated circuit device having reduced parasitic capacitance and reduced leakage currents and a manufacturing method thereof. The integrated circuit device comprises: a plurality of bit lines extended in a first direction parallel to an upper surface of a substrate on the substrate; a conductive plug disposed between two adjacent bit lines among the plurality of bit lines on the substrate; a landing pad disposed on the conductive plug; and an insulating structure surrounding side walls of the landing pad, filling an insulating space between the bit lines and the conductive plug, and including a first material layer including a low-k material and a second material layer surrounding the sidewalls of the landing pad on the first material layer. 집적회로 장치는 기판 상에서 상기 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 비트 라인; 상기 기판 상에서 상기 복수의 비트 라인 중 인접한 두 개의 비트 라인들 사이에 배치되는 도전성 플러그; 상기 도전성 플러그 상에 배치되는 랜딩 패드; 및 상기 랜딩 패드의 측벽을 둘러싸는 절연 구조물로서, 상기 비트 라인과 상기 도전성 플러그 사이의 절연 공간을 채우며, 로우-k 물질을 포함하는 제1 물질층과, 상기 제1 물질층 상에서 상기 랜딩 패드의 측벽을 둘러싸는 제2 물질층을 포함하는, 상기 절연 구조물을 포함한다.