ACCELERATOR FOR DEEP NEURAL NETWORKS

• Main Authors: DELMAS LASCORZ ALBERTO, MOSHOVOS ANDREAS, SHARIFY SAYEH, ALBERICIO JORGE, JUDD PATRICK
• Format: Patent
• Language: English; Korean
• Published: 12.06.2020
• Subjects: CALCULATING; COMPUTER SYSTEMS BASED ON SPECIFIC COMPUTATIONAL MODELS; COMPUTING; COUNTING; PHYSICS

신경망에서의 비트 직렬 계산을 위한 시스템이 설명된다. 시스템은 집적 회로 상에 구현될 수도 있고, 각각의 비트 직렬 타일이 입력 뉴런 및 시냅스를 수신하고, 출력 뉴런을 전달하는 비트 직렬 계산을 수행하기 위한 하나 이상의 비트 직렬 타일을 포함할 수도 있다. 또한, 뉴런 및 디스패처 및 리듀서를 저장하기 위한 활성화 메모리가 포함된다. 디스패처는 메모리로부터 뉴런 및 시냅스를 판독하고 뉴런 또는 시냅스 중 어느 하나를 비트 직렬로 하나 이상의 비트 직렬 타일에 전달한다. 뉴런 또는 시냅스 중 다른 하나는 하나 이상의 비트 직렬 타일에 비트 병렬로 전달되거나, 또는, 또 다른 실시형태에 따라, 하나 이상의 비트 직렬 타일에 비트 직렬로 또한 전달될 수도 있다. 리듀서는 하나 이상의 타일로부터 출력 뉴런을 수신하고, 출력 뉴런을 활성화 메모리로 전달한다. A system for bit-serial computation in a neural network is described. The system may be embodied on an integrated circuit and include one or more bit-serial tiles for performing bit-serial computations in which each bit-serial tile receives input neurons and synapses, and communicates output neurons. Also included is an activation memory for storing the neurons and a dispatcher. The dispatcher reads neurons and synapses from memory and communicates either the neurons or the synapses bit-serially to the one or more bit-serial tiles. The other of the neurons or the synapses are communicated bit-parallelly to the one or more bit-serial tiles, or according to a further embodiment, may also be communicated bit-serially to the one or more bit-serial tiles.