전원이 차단된 상태에서 프로세서 코어의 캐시 엔트리 보유하기

• Main Authors: GOLDEN MICHAEL L, WALKER WILLIAM L, EVERS MARIUS
• Format: Patent
• Language: Korean
• Published: 10.06.2020
• Subjects: CALCULATING; COMPUTING; COUNTING; ELECTRIC DIGITAL DATA PROCESSING; PHYSICS

제 1 캐시(205)와 관련된 프로세서 코어(215)는 전원이 차단된 상태로 진입을 개시한다. 이에 응답하여, 제 1 캐시의 엔트리 세트(220)를 나타내는 정보는 프로세서 코어가 전원이 차단된 상태에 있는 동안 보유 전압을 수신하는 보유 영역(230)에 저장된다. 엔트리 세트의 하나 이상의 무효화된 엔트리를 나타내는 정보도 보유 영역에 저장된다. 프로세서 코어가 전원이 차단된 상태로부터의 이탈을 개시한 것에 응답하여, 제 1 캐시의 엔트리는 엔트리를 나타내는 저장된 정보 및 적어도 하나의 무효화된 엔트리를 나타내는 저장된 정보를 이용하여 복원된다. A processor core associated with a first cache initiates entry into a powered-down state. In response, information representing a set of entries of the first cache are stored in a retention region that receives a retention voltage while the processor core is in a powered-down state. Information indicating one or more invalidated entries of the set of entries is also stored in the retention region. In response to the processor core initiating exit from the powered-down state, entries of the first cache are restored using the stored information representing the entries and the stored information indicating the at least one invalidated entry.