USING MASK LAYERS TO FACILITATE THE FORMATION OF SELF-ALIGNED CONTACTS AND VIAS

• Main Authors: TSAI KUO CHIANG, SU FU HSIANG, CHEN JYH HUEI, CHEN YI JU, YU KE JING
• Format: Patent
• Language: English; Korean
• Published: 06.05.2020
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

A source/drain area is disposed in a substrate. A gate structure is disposed over the substrate. A gate spacer is disposed on a side wall of the gate structure. The gate spacer and the gate structure have substantially similar heights. A via is disposed over the source/drain area or the gate structure to be electrically coupled thereto. A mask layer is disposed over the gate spacer. The mask layer has a dielectric constant higher than a dielectric constant of the gate spacer. A first side of the mask layer is disposed adjacent to the via. A dielectric layer is disposed on a second side of the mask layer, and the mask layer is disposed between the dielectric layer and the via. 소스/드레인 영역이 기판 내에 배치된다. 게이트 구조체가 기판 위에 배치된다. 게이트 스페이서가 게이트 구조체의 측벽 상에 배치된다. 게이트 스페이서 및 게이트 구조체는 실질적으로 유사한 높이를 가진다. 비아가 소스/드레인 영역 또는 게이트 구조체 위에 전기적으로 결합되도록 배치된다. 마스크 층이 게이트 스페이서 위에 배치된다. 마스크 층은 게이트 스페이서보다 큰 유전율을 가진다. 마스크 층의 제1 측이 비아에 인접하게 배치된다. 유전체 층이 마스크 층의 제2 측 상에 배치되고, 마스크 층은 유전체 층과 비아 사이에 배치된다.