LOGIC CHIP INCLUDING EMBEDDED MAGNETIC TUNNEL JUNCTIONS

• Main Authors: LEE KEVIN J, WANG YIH, GHANI TAHIR, STEIGERWALD JOSEPH M, EPPLE JOHN H
• Format: Patent
• Language: English; Korean
• Published: 10.04.2020
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

실시예는 로직 칩 내에 STT-MRAM(spin-torque transfer magnetoresistive random access memory)와 같은 메모리를 통합한다. STT-MRAM은 상부 MTJ층, 하부 MTJ층, 및 상부 MTJ층과 하부 MTJ층을 직접적으로 접촉시키는 터널 배리어를 갖는 자기 터널 접합(MTJ)를 포함하고; 여기서 상부 MTJ층은 상부 MTJ층 측벽을 포함하고 하부 MTJ층은 상부 MTJ층으로부터 수평으로 오프셋된 하부 MTJ 측벽을 포함한다. 다른 실시예는 MTJ 및 기판상에 위치한 로직 영역을 포함하는 메모리 영역을 포함하고; 여기서 수평면은 MTJ, 이 MTJ에 인접한 제1 ILD(Inter-Layer Dielectric) 물질, 및 로직 영역에 포함된 제2 ILD 물질과 교차하고, 제1 및 제2 ILD 물질은 서로 동일하지 않다. 기타 실시예들은 본 명세서에 기술되어 있다. An embodiment integrates memory, such as spin-torque transfer magnetoresistive random access memory (STT-M RAM) within a logic chip. The STT-MRAM includes a magnetic tunnel junction (MTJ) that has an upper MTJ layer, a lower MTJ layer, and a tunnel barrier directly contacting the upper MTJ layer and the lower MTJ layer; wherein the upper MTJ layer includes an upper MTJ layer sidewall and the lower MTJ layer includes a lower MTJ sidewall horizontally offset from the upper MTJ layer. Another embodiment includes a memory area, comprising a MTJ, and a logic area located on a substrate; wherein a horizontal plane intersects the MTJ, a first Inter-Layer Dielectric (ILD) material adjacent the MTJ, and a second ILD material included in the logic area, the first and second ILD materials being unequal to one another. Other embodiments are described herein.