SELECTIVE DUAL SILICIDE FORMATION USING A MASKLESS FABRICATION PROCESS FLOW

• Main Authors: KHADERBAD MRUNAL A, TSAI PANG YEN, OKUNO YASUTOSHI
• Format: Patent
• Language: English; Korean
• Published: 30.03.2020
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

A first dielectric layer is selectively formed such that the first dielectric layer is formed over a source/drain region of a first type transistor, not over a source/drain region of a second type transistor. The first type transistor and the second type transistor have different types of conductivity. A first silicide layer is selectively formed such that the first silicide layer is formed over the source/drain region of the second type transistor, not over the source/drain region of the first type transistor. The first dielectric layer is removed. A second silicide layer is formed over the source/drain region of the first type transistor. 제1 유전체 층이 제2 유형의 트랜지스터의 소스/드레인 영역 위가 아니라 제1 유형의 트랜지스터의 소스/드레인 영역 위에 형성되도록 제1 유전체 층이 선택적으로 형성된다. 제1 유형의 트랜지스터 및 제2 유형의 트랜지스터는 상이한 유형의 도전성을 가진다. 제1 실리사이드 층이 제1 유형의 트랜지스터의 소스/드레인 영역이 아니라 제2 유형의 트랜지스터의 소스/드레인 영역 위에 형성되도록 제1 실리사이드 층이 선택적으로 형성된다. 제1 유전체 층은 제거된다. 제2 실리사이드 층이 제1 유형의 트랜지스터의 소스/드레인 영역 위에 형성된다.