연산 증폭기

• Main Authors: MAKIMOTO HIROYUKI, YOSHII YUSUKE, INOUE YUKI
• Format: Patent
• Language: Korean
• Published: 17.03.2020
• Subjects: AMPLIFIERS; BASIC ELECTRIC ELEMENTS; BASIC ELECTRONIC CIRCUITRY; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

연산 증폭기(1)는 입력 스테이지를 형성하는 트랜지스터들(Q1 및 Q2), 및 트랜지스터들(Q1 및 Q2)에 수반되는 기생 커패시터들(C1 및 C2)과 함께 필터를 형성하는 입력 저항기들(R1 및 R2)을 포함한다. 저항기들(R1 및 R2)의 저항 값들 R은로 설정될 수 있고, 여기서 C는 기생 커패시터들(C1 및 C2) 각각의 용량 값이고, fc는 필터의 목표 컷오프 주파수이다. 연산 증폭기(1)는 전원 라인에 수반되는 기생 커패시터(C0)와 함께 필터를 형성하는 전원 저항기(R0)를 또한 포함할 수 있다. An operational amplifier 1 comprises transistors Q1 and Q2 forming an input stage, and input resistors R1 and R2 which form a filter together with parasitic capacitors C1 and C2 accompanying the transistors Q1 and Q2. Resistance values R of the resistors R1 and R2 may be set to R=1/(2π·fc·C), where C is the capacitance value of each of the parasitic capacitors C1 and C2, and fc is the target cutoff frequency of the filter. The operational amplifier 1 may also include a power supply resistor R0 which forms a filter together with a parasitic capacitor C0 accompanying a power supply line.