3차원 구조체의 제조 방법, 세로형 트랜지스터의 제조 방법, 세로형 트랜지스터용 웨이퍼 및 세로형 트랜지스터용 기판

• Main Authors: MIYASHITA MORIYA, KAMIJO KAZUTAKA, ENDOH TETSUO, ISHIKAWA TAKASHI, IZUNOME KOJI, FUKUDA ETSUO, SAKAMOTO TAKAO
• Format: Patent
• Language: Korean
• Published: 10.03.2020
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

<과제> 열처리에 의한 Si의 방출을 억제 가능하고, Si를 주체로 하는 심부와 산화막의 경계면을 비교적 매끄럽게 할 수가 있는 3차원 구조체의 제조 방법, 세로형 트랜지스터의 제조 방법, 세로형 트랜지스터용 웨이퍼 및 세로형 트랜지스터용 기판을 제공한다. <해결 수단> 산소 농도가 1×10atoms/cm이상인 표층을 가지는 단결정 실리콘 기판의 표층을, 에칭에 의해 가공하여 3차원 형상을 형성한 후, 열처리를 행하여 그 3차원 형상의 표면에 산화막을 형성함으로써 3차원 구조체를 제조한다. 3차원 구조체는 실리콘 기판의 두께 방향으로 요철을 가지는 형상을 이루고, 실리콘 기판의 두께 방향에 따른 높이가 1nm 이상 1000nm 이하, 바람직하게는 1nm 이상 100nm 이하이다. A method for producing a three-dimensional structure, a method for producing a vertical transistor, a vertical transistor wafer, and a vertical transistor substrate, capable of suppressing the emission of Si due to a heat treatment and making an interface between an oxide film and a core mainly consisting of Si relatively smooth include: forming a three-dimensional shape by processing (for example, by etching) a surface layer of a monocrystalline silicon substrate, the surface layer having an oxygen concentration of 1×1017 atoms/cm3 or more; and then forming an oxide film on the surface of the three-dimensional shape by performing a heat treatment. The three-dimensional structure has a shape having projections and recesses in a thickness direction of the silicon substrate, and a height in the thickness direction of the silicon substrate is between 1 nm and 1000 nm, and preferably between 1 nm and 100 nm.