CLOCK DUTY CYCLE ADJUSTMENT AND CALIBRATION CIRCUIT AND METHOD OF OPERATING SAME

• Main Author: HUANG TIEN CHIEN
• Format: Patent
• Language: English; Korean
• Published: 28.02.2020
• Subjects: BASIC ELECTRONIC CIRCUITRY; ELECTRICITY; PULSE TECHNIQUE

Disclosed is a clock circuit comprising a set of level shifters, an adjustment circuit and a calibration circuit. The set of level shifters is configured to output a first set of phase clock signals having a first duty cycle and connected to the adjustment circuit. The adjustment circuit is configured to respond to a first phase clock signal and a second phase clock signal of the first set of the phase clock signals to generate a first clock output signal, and respond to a set of control signals to adjust the first clock output signal and a second duty cycle of the same. The calibration circuit is connected to the adjustment circuit and configured to perform duty cycle calibration of a second duty cycle of the first clock output signal based on an input duty cycle and respond to the duty cycle calibration to generate the set of control signals. 클록 회로는 레벨 시프터들의 세트, 및 조정 회로 및 캘리브레이션 회로를 포함한다. 레벨 시프터들의 세트는 제1 듀티 사이클을 갖는 위상 클록 신호들의 제1 세트를 출력하도록 구성되고 조정 회로에 결합된다. 조정 회로는 위상 클록 신호들의 제1 세트의 제1 위상 클록 신호 및 제2 위상 클록 신호에 응답하여 제1 클록 출력 신호를 생성하고, 제어 신호들의 세트에 응답하여 제1 클록 출력 신호 및 제1 클록 출력 신호의 제2 듀티 사이클을 조정하도록 구성된다. 캘리브레이션 회로는 조정 회로에 결합되고, 입력 듀티 사이클에 기초하여 제1 클록 출력 신호의 제2 듀티 사이클의 듀티 사이클 캘리브레이션을 수행하고, 듀티 사이클 캘리브레이션에 응답하여 제어 신호들의 세트를 생성하도록 구성된다.