SELECTIVE GERMANIUM P-CONTACT METALIZATION THROUGH TRENCH

• Main Authors: MURTHY ANAND S, GHANI TAHIR, GLASS GLENN A
• Format: Patent
• Language: English; Korean
• Published: 19.02.2020
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

종래 소자에 비해 감소된 기생 컨택트 저항을 갖는 트랜지스터 소자를 형성하기 위한 기술이 개시된다. 이 기술들은, 예를 들어, 실리콘 또는 실리콘 게르마늄(SiGe) 소스/드레인 영역들 상에 예를 들어, 일련의 금속과 같은 표준 컨택트 스택을 이용하여 구현될 수 있다. 한 예시적 이러한 실시예에 따르면, 중간의 붕소 도핑된 게르마늄층이 소스/드레인과 컨택트 금속 사이에 제공되어 컨택트 저항을 상당히 줄인다. 평면 및 비평면 트랜지스터 구조(예를 들어, FinFET) 뿐만 아니라 변형된(strained) 및 변형되지 않은(unstrained) 채널 구조를 포함한, 수많은 트랜지스터 구성과 적절한 제조 프로세스가 본 개시에 비추어 명백할 것이다. 불합치 전위(misfit dislocation)를 줄이기 위해 단계화된 버퍼링이 이용될 수 있다. 기술들은 특히 p-타입 소자를 구현하기에 특히 적합하지만, 원한다면 n-타입 소자에 대해서도 이용될 수 있다. Techniques are disclosed for forming column IV transistor devices having source/drain regions with high concentrations of germanium, and exhibit reduced parasitic resistance relative to conventional devices. In some example embodiments, the source/drain regions each includes a thin p-type silicon or germanium or SiGe deposition with the remainder of the source/drain material deposition being p-type germanium or a germanium alloy (e.g., germanium:tin or other suitable strain inducer, and having a germanium content of at least 80 atomic % and 20 atomic % or less other components). In some cases, evidence of strain relaxation may be observed in the germanium rich cap layer, including misfit dislocations and/or threading dislocations and/or twins. Numerous transistor configurations can be used, including both planar and non-planar transistor structures (e.g., FinFETs and nanowire transistors), as well as strained and unstrained channel structures.