로우 K 유전체 에칭에서 반응성 이온 에칭 지연을 감소시키기 위한 방법

• Main Authors: METZ ANDREW W, RALEY ANGELIQUE D, COLE CHRISTOPHER
• Format: Patent
• Language: Korean
• Published: 22.01.2020
• Subjects: BASIC ELECTRIC ELEMENTS; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR; ELECTRICITY; SEMICONDUCTOR DEVICES

에칭 지연 영향을 최소화하는 방식으로, 유전체 층, 그리고 보다 구체적으로는 로우 k 유전체 층과 같은 층을 에칭하기 위한 기판 처리 기술이 본원에서 설명된다. 다수의 에칭 공정이 사용된다. 제1 에칭 공정은 에칭 지연을 나타낼 수 있다. 제2 에칭 공정은 증착 서브 단계, 퍼지 서브 단계, 및 에칭 서브 단계를 포함할 수 있는 다단계 공정이다. 제2 에칭 공정은 역 에칭 지연을 나타낼 수 있다. 제2 에칭 공정은 증착, 퍼지 및 에칭 서브 단계를 복수의 횟수로 수행하는 주기적 공정일 수 있다. 제2 에칭 공정은 원자층 에칭 기반 공정일 수 있으며, 보다 구체적으로는 준 원자층 에칭일 수 있다. 제1 에칭 공정 및 제2 에칭 공정의 조합은 유전체 층을 에칭할 때 전체적인 에칭 지연에 대한 원하는 순 효과를 제공할 수 있다. A substrate processing technique is described herein for etching layers, such as dielectric layers, and more particularly low k dielectric layers in a manner that minimizes etch lag effects. Multiple etch processes are utilized. A first etch process may exhibit etch lag. A second etch process is a multi-step process that may include a deposition sub-step, a purge sub-step and an etch sub-step. The second etch process may exhibit inverse etch lag. The second etch process may be a cyclic process which performs the deposition, purge and etch sub-steps a plurality of times. The second etch process may be an atomic layer etch based process, and more particularly a quasi-atomic layer etch. The combination of the first etch process and the second etch process may provide the desired net effect for the overall etch lag when etching the dielectric layer.